[01828181]基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法
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技术详细介绍
本发明公开了一种基于多层辅助结构制备具有多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱,并在N/P阱上生长Poly-SiGe/SiO＜sub＞2＜/sub＞/Poly-Si多层结构;将最上层的Poly-Si刻蚀成一个窗口,再淀积一层SiN;刻蚀掉表面的SiN层,只保留窗口侧面的SiN;刻蚀衬底表面上的SiN;利用Ploy-Si与SiN的刻蚀速率比（11∶1）,刻蚀SiN表面的Ploy-Si;再利用SiO＜sub＞2＜/sub＞与SiN的刻蚀速率比（4∶1）和Ploy-SiGe与SiN的刻蚀速率比（11∶1）,刻蚀掉表面上除SiN侧壁区域以外的SiO＜sub＞2＜/sub＞和Ploy-SiGe,形成n/pMOSFET的栅极;离子注入自对准形成n/pMOSFET的源、漏区,形成n/pMOSFET器件;光刻器件互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上,不需要追加任何资金和设备投入的情况下,制造出性能可提高3～5代的CMOS集成电路。